FLIP-FLOP SR |
Limitação do Latch como Elemento Armazenador
Características
dos Sistemas Digitais Síncronos
(a)O sinal de sincronismo é comum
para todos os elementos armazenadores.
(b)As entradas de dados dos
elementos armazenadores podem ser saídas de outros elementos armazenadores, em parte ou
totalmente.
Fig.1
Devido ao atraso de
propagação, uma só transição habilitadora do sinal de controle C altera
o estado de ambos latches.
Flip-Flop SR
Mestre-Escravo
O Flip-Flop Mestre-Escravo é um
dispositivo armazenador síncrono que não é transparente. Consiste em dois latches
individuais: um latch é chamado Mestre(Master) e outro Escravo(Slave).
O sinal de sincronismo aplicado às
portas de entrada do latch Mestre é complementar ao aplicado às portas de acoplamento na
entrada do latch Escravo.
Fig.2
| C' = 1 | Portas 1A e 1B Habilitadas | Dados em S e R registrados no Mestre |
| Portas 3A e 3B Desabilitadas | Não há transferências de dados do Mestre para Escravo | |
| C'= 0 | Portas 1A e 1B Desabilitadas | Nenhum dado registrado no Mestre |
| Portas 3A e 3B Habilitadas | Dados transferidos do Mestre para Escravo | |
A seqüência de eventos em um flip-flop mestre-escravo durante um ciclo de relógio é mostrada na Figura 3 abaixo.
Fig.3
| Transição do Clock de 0 p/ 1 | Portas 3A e 3B desabilitadas antes que 1A e 1B sejam habilitadas |
| Transição do Clock de 1 p/ 0 | Portas 1A e 1B desabilitadas antes que 3A e 3B habilitadas |
Entradas
Diretas
Alguns flip-flops tem a
característica de possuir entradas que possibilitam que o flip-flop seja acionado por
sinais de SET e RESET que não são síncronos com o relógio. Estas
entradas assíncronas são chamadas entradas diretas.
Fig.4
| Rd' | CLEAR ativo BAIXO |
| Sd' | PRESET ativo BAIXO |
| Rd'=0 | Sd'=1 | Q=0 e Q'=1 (CLEAR ativo) |
| Rd'=1 | Sd'=0 | Q=1 e Q'=0 (PRESET ativo) |
| Rd'=1 | Sd'=1 | FF obedece as entradas R e S |
| Rd'=0 | Sd'=0 | Ocorre erro lógico |
Tabela
Verdade do Flip-Flop SR
Tabela Verdade
|
Os controles assíncronos Preset e Clear ,quando ativos, prevalecem totalmente sobre as entradas S e R.
Curvas de Tempo para Flip-Flop SR
Fig.5
Relógio no nível lógico 1:
os dados S e R são transferidos para o Mestre
Relógio no nível lógico 0:
Mestre isolado dos dados de entrada, porém seu estado é transferido para o Escravo
